Регистровая память типа "Магазин"

Регистровая память типа "Магазин"

Министерство образования Российской Федерации

Уральский государственный университет - УПИ

Кафедра «Автоматики и информационных технологий»

РЕГИСТРОВАЯ ПАМЯТЬ ТИПА "МАГАЗИН"

Курсовая работа по дисциплине

«Схемотехника ЭВМ»

Пояснительная записка

Студент группы

Преподаватель

2005

Содержание

1. Задание на курсовой проект

Разработать структурную, функциональную и принципиальную схемы для устройства регистровой памяти типа "магазин".

Выполнить необходимые расчеты для обеспечения требуемых токов и потенциалов для используемых элементов, определить временные соотношения и потребляемую мощность.

Объем памяти - 256 бит (32x8).

Элементная база КМОП.

Рис. 1. Буфер типа "Магазин"

Счетчик должен быть реверсивным, т.е. уметь прибавлять 1, когда поступает команда «Заслать в стек» и вычитать 1 при команде «Извлечь из стека». При этом адрес, по которому производится засылка в стек, всегда на единицу больше адреса, по которому выполняется чтение из стека. Постоянный сдвиг на единицу адреса записи относительно адреса чтения выполняет инкрементор. Стек имеет два особых состояния: «буфер пуст» и «буфер полон». Обнаруживаются они непосредственно по нулевому и по максимальному возможному (все единицы) состоянием счетчика адреса. 4. Общая структурная схема

Структурная схема устройства регистровой памяти типа "магазин" представлена на рис. 2

Рис. 2. Структурная схема

Регистровая память типа "магазин" состоит из двух блоков. Блок управления предназначен для вычислений адресов записи и считывания, проверки буфера на переполнение, обнуления памяти и синхронизации с потоком данных. Входными сигналами для блока управления являются сигнал обнуления памяти, сигнал разрешения записи в память, сигнал разрешения чтения из памяти.

Блок управления в свою очередь состоит из блока формирования адреса, блока дешифрации адреса и блока проверки заполнения памяти.

Блок регистров представляет собой обыкновенный регистровый файл.

Принцип работы устройства заключается в следующем. Сигнал записи в память поступает в блок управления, по его приходу в блоке формирования адреса формируется адрес записи путем прибавления единицы к текущему адресу. Сформированный адрес поступает на вход блока дешифрации адреса. Далее по линии определяемой поступившим адресом посылается сигнал соответствующему регистру в блоке регистров о том, что на шине записи находятся данные, которые нужно записать. Данные записываются в регистр. Если при этом адрес записи становится равным максимальному адресу памяти, то выдается сигнал о том, что буфер полон.

Чтение из памяти осуществляется аналогичным методом. Сигнал чтения из памяти поступает в блок управления, по его приходу в блоке формирования адреса формируется адрес чтения. Сформированный адрес поступает на вход блока дешифрации адреса. Далее по линии определяемой поступившим адресом посылается сигнал соответствующему регистру в блоке регистров о том, что регистру пора выдать данные на шину чтения. Данные считываются из регистра. Если при этом адрес записи становится равным нулю, то выдается сигнал о том, что буфер пуст.

5. Функциональная схема блока управления

На рис. 3 представлена функциональная схема блока управления памятью

Рис. 3. Схема блока управления

Формирование адреса чтения показано пунктиром (то с использованием инкрементора).

Рассмотрим принадлежность элементов схемы структурным блокам

Блок формирования адреса состоит из реверсивного счетчика. Счетчик хранит адрес чтения и уменьшается на 1 при каждом чтении, при записи счетчик увеличивается на 1. Счетчик пятиразрядный, т.е. ведет счет от 0(00000) до 31(11111). Адрес передается по пяти адресным линиям.

Далее представлена схема реализации 5-разрядного счетчика на основе двух 4-разрядных счетчиков.

Рис. 4. Схема 5-разрядного счетчика

Для построения пятиразрядного счетчика используются два двоичных четырехразрядных счетчика К561ИЕ11 (см. п.7.1). Первый счетчик D1 считает от 0(0000) до 15(1111), при этом второй счетчик D2 переключается выходом , но так как этот сигнал низкого уровня, то приходится ставить инвертор (К561ЛА7). При переносе разряда на второй счетчик требуется сбросить первый счетчик, для чего инверсный сигнал посылается на вход сброса счетчика 1. Так как счетчик должен считать +1 при входе WR, то этот сигнал надо подать на вход U/D (переключатель направления счета), а при входе RD наоборот. При переполнении счетчика 2 происходит сброс обоих счетчиков. Временная диаграмма переключений приведена на рис. 5.

Рис. 5. временная диаграмма работы счетчиков

Блок дешифрирования адреса осуществляет доступ к регистрам в зависимости от значения адреса пришедшего по адресным линиям. Дешифратор получает значение адреса регистра от счетчика по пяти адресным линиям. В соответствии с адресом дешифратор посылает активный сигнал разрешения записи одному из регистров, который получив этот сигнал, записывает данные с шины. Аналогично действует и при чтении, получая от счетчика и инкрементора адрес считываемого регистра, он посылает активный сигнал снятия Z-состояния регистру.

Далее представлена схема реализации дешифратора на 25=32 адресов при помощи каскада дешифраторов К561ИД1.

Рис. 6. схема дешифратора 5 на 32

Следует заметить, что вначале приходит адрес WA0, за ним через некоторое время WA1, затем WA2, затемWA3 и последним приходит сигнал WA4, в связи с этим необходима задержка для сигнала WR/ до тех пор пока не придет последний адресный сигнал. В качестве элементов задержки используются микросхема К561ЛН1 - это логические элементы 2ИЛИ-НЕ. Данные элементы реализуют задержку сигнала чтения или записи, необходимую для корректной работы дешифратора. Так как активный уровень, разрешающий работу дешифратора, низкий то 2-ая микросхема К561ЛН1 - для инвертирования сигналов.

Временная диаграмма работы каскада дешифраторов представлена на рис. 7.

Рис. 7. Временная диаграмма переключений дешифраторов

WE/ - это сигнал WR/ после прохождения через цепочку инверторов, Q1-выход с дешифратора номера элемента (дешифратора), Q2-выход с дешифраторов адреса.

Данный блок предназначен для выявления ситуаций обнуления и переполнения памяти. Если счетчик обнулен то буфер пуст, а если наоборот все разряды счетчика единицы то «буфер полон».Смысл этих сигналов понятен из их названия.

Рис. 8. Схема проверки

Инкрементор служит для увеличения адреса при чтении на 1.

На рис. 9 представлена функциональная схема блока регистров памяти

Рис. 9. Схема блока регистров

Блок регистров представляет собой набор из 32-х восьмиразрядных регистров с параллельным вводом и выводом информации. Регистры имеют Z-состояние. Входные данные поступают в блок регистров по 8-разрядной шине. С выхода блока дешифрирования адреса на регистры поступают сигналы разрешения записи и чтения. Сигнал разрешения записи WC является для регистра стробирующим, по нему регистр считывает данные с шины записи. По сигналу чтения RC регистр выходит из Z-состояния и подключается к шине чтения, данные становятся доступными для чтения.

Регистр К561ИР6 имеет вид

Рис. 10. Регистр К561ИР6

Четырехразрядный двоичный реверсивный счетчик К561ИЕ11 содержит четыре триггера, срабатывающих по положительному фронту на информационных входах. Микросхема имеет следующие входы:

Для правильного режима работы следует на входы SE и R-подать низкий уровень, а на ,- высокий уровень сигнала.

Микросхема имеет следующие входы:

К561ИР6 - 8-разрядный двунаправленный шинный регистр со входами и выходами как параллельными, так и последовательными.

Микросхема имеет следующие входы:

Режимы работы:

Компаратор К561ИП2 - цифровой компаратор. Он сравнивает два четырехразрядных числа и имеет 3 выхода QA<B, QA=B, QA>B. Может использоваться при каскадировании.

t7-задержка на ЛА8

t8 -t7+ задержка на НЕ

t9 - t8+задержка на ЛА8

t10 - t9+задержка на НЕ

t7=85 нс

t8 = 175нс

t9 = 260нс

t10=450 нс

Максимальное время обнаружения переполнения(пустоты): 450 нс

t6 - время переключения регистра из Z-состояния

t6 = 300нс

Тогда максимальная частота работы памяти: fраб. = 1/tи = 3 Мгц.

В спроектированном устройстве регистровой памяти используется серия КМОП К561. Напряжение питания данной серии Uпит.=+5В10%. Входные и выходные логические уровни сигналов совместимы внутри одной серии, в данном случае 561.

Все элементы данного устройства принадлежат одной серии 561, это значит, что емкостные параметры входов и выходов согласованны.

Расчет потребляемой мощности производится в следующем порядке. Сначала в справочных данных находятся значения потребляемых токов Iпотр. для каждой микросхемы. Далее рассчитывается потребляемая мощность одной микросхемы данного типа. Затем полученное значение помножается на число таких микросхем в устройстве. Полученные значения складываются между собой, образуя суммарную потребляемую мощность.

Pпотр. = Iпотр.Uпит.

Таблица результатов расчета

Итого общая мощность схемы получилась = 747,66 мкВт.

В результате работы изучены основные принципы работы буферных элементов, в частности буферов типа "очередь". Разработанная структурная схема полностью раскрывает внутреннюю структуру данного типа памяти. Полученные функциональные схемы блока управления и блока регистров выявляют детали функционирования соответствующих частей устройства. На этапе проектирования принципиальной схемы получены дополнительные знания по составу серии К561 и номенклатуре ее элементов. Изучены базовые принципы расчета параметров устройства и временного согласования сигналов. Построенные диаграммы выявили, что спроектированное устройство может корректно функционировать на частотах вплоть до 3 МГц.

Шило В.Л. Популярные цифровые микросхемы: Справочник.-2-е изд.-М.: Радио и связь,1989.- 352с.

Потемкин И.С. Функциональные узлы цифровой автоматики.-М.: Энергоатомиздат,1988.-320с.

Петровский И.И. Логические ИС КР1533, КР1554. Справочник. -М.: Бином,1993.-496с.

Применение интегральных схем: Практическое руководство. В 2-х кн. Пер. с англ./ Под ред. А. Уильямса.-М.: Мир,1987.-432с.

Пухальский Г.И. Проектирование дискретных устройств на интегральных микросхемах: Справочник. -М.: Радио и связь,1990.-304с.

Угрюмов Е.П. Цифровая схемотехника. -СПб.: БХВ-Петербург,2001.-528с.