Многопроцессорный вычислительный комплекс

Многопроцессорный вычислительный комплекс

2

Министерство образования республики Беларусь.

Белорусский Государственный Университет

Информатики и Радиоэлектроники

Минск 2000г.

Задание к курсовому проекту

Разработать схему многопроцессорного вычислительного комплекса с многовходовыми ОЗУ.

Исходные данные:

тип микропроцессора - 80386;

количество микропроцессоров - 2;

объем ОЗУ - 640 кб;

объем ПЗУ - 256 кб;

количество параллельных ПУ - 2;

количество последовательных ПУ - 2.

В схеме должна быть предусмотрена возможность подключения внешних запоминающих устройств.

Содержание:

Введение

1. Разработка структурной схемы

2. Разработка функциональной схемы

3. Выбор и обоснование элементов

4. Разработка принципиальной схемы

Заключение

Литература

Введение

В настоящее время исключительное важное значение приобрела проблема обеспечения высокой надежности и готовности вычислительных систем, работающих в составе различных АСУ и АСУ ТП, в особенности, при работе в режиме реального времени. Эта проблема решается на основе использования принципа избыточности, который также диктует построение многопроцессорных и многомашинных систем.

Различие понятий многомашинной и мультипроцессорной системой заключается в следующем. Многомашинная вычислительная система содержит несколько ЭВМ, каждая из которых имеет свою оперативную память и работает под управлением своей операционной системы, а также средства обмена информацией между машинами. Реализация обмена информацией происходит в конечном счете за счет взаимодействия операционных систем машин между собой. Это ухудшает динамические характеристики процессов межмашинного обмена данными. Но применение многомашинных систем позволяет повысить надежность вычислительных комплексов. Однако можно заметить, что при этом оборудование комплекса недостаточно эффективно используется для этой цели. В многомашинной системе достаточно в каждой ЭВМ выйти из строя по одному устройству (даже разных типов), как вся система становится неработоспособной.

Этих недостатков лишены мультипроцессорные системы. В таких системах процессоры обретают статус рядовых агрегатов вычислительной системы, которые подобно другим агрегатам, таким как модули памяти, каналы, периферийные устройства, включаются в состав системы в нужном количестве.

Вычислительная система называется мультипроцессорной, если она содержит несколько процессоров, работающих с общей оперативной памятью и, быть может, с общими внешними запоминающими устройствами, и управляется одной общей операционной системой.

В мультипроцессорной системе достигается более быстрая, чем в многомашинных системах, реакция на ситуации, возникающие внутри системы и в ее внешней среде, и более высокая надежность и живучесть, так как система сохраняет работоспособность, пока работоспособны хотя бы по одному модулю каждого типа устройств. На основе многопроцессорности и модульного принципа построения других устройств системы возможно создание систем повышенной живучести за счет автоматической перестройки структуры (автоматической реконфигурации) при отказах в отдельных агрегатах, в том числе в процессорах. Многомашинные и многопроцессорные системы могут быть однородными и неоднородными. Однородные системы содержат однотипные ЭВМ или процессоры.

Неоднородные многомашинные системы состоят из ЭВМ различного типа, а в неоднородных мультипроцессорных системах используются различные специализированные процессоры, например, процессоры для операций с плавающей запятой, для обработки десятичных чисел, процессор, реализующий функции операционной системы и другие. Принципы организации мультипроцессорных систем сильно отличаются в зависимости от их назначения. Поэтому целесообразно подразделять их на два класса:

мультипроцессорные вычислительные системы, ориентированные на повышение производительности;

мультипроцессорные вычислительные системы, ориентированные на повышение надежности и живучести.

Существуют три типа структурной организации МПВК: с общей шиной; с перекрестной коммутацией; с многовходовым ОЗУ.

В комплексах с многовходовыми ОЗУ все , что связано с коммутацией устройств , осуществляется в ОЗУ. В этом случае модули ОЗУ имеют число входов , равное числу устройств , которые к ним подключаются, т.е. для каждого устройства предусматривается свой вход в ОЗУ. В таких комплексах очень просто решается вопрос о выделении каждому процессору своей оперативной памяти, недоступной другим процессорам. Выделение индивидуальной памяти каждому процессору позволяет хранить в ней информацию, которая необходима только одному процессору. Это позволяет избежать части конфликтов, которые неизбежно возникают при общей оперативной памяти. Кроме того, уменьшается вероятность искажения информации в ОЗУ другими процессорами.

Однако комплексы с многовходовыми ОЗУ имеют тот недостаток, что в случае выхода из строя какого-либо процессора, доступ к его памяти затруднен и информация может быть переписана в другой модуль ОЗУ только через канал ввода-вывода и внешнее запоминающее устройство, что требует много времени.

1. Разработка структурной схемы

Целью данного курсового проекта является разработка структуры многопроцессорного вычислительного комплекса с многовходовым ОЗУ.

Структурная схема такого МПВК приведена в приложении на схеме 1.

Рассмотрим блоки, представленные на данной схеме.

Блок генерации сигналов.

Функционирование любого вычислительного комплекса основывается на сигналах. Основные сигналы, которые присутствуют в любом компьютере это CLK и RESET. Сигнал CLK используется для синхпронизации раборы всех блоков вычислительного комплекса. Сигнал RESET используется для сброса всех блоков вычислительного комплекса или установки их в исходное состояние. Вышеописанные сигналы формируются блоком генерации сигналов.

Для формирования сигналов блок генерации сигналов должен получать информацию о работе других блоков (чем они занимаются в данный момент времени). Такая информация поступает в блок при помощи сигналов S0 и S1. После декодирования этих сигналов, блок выдает сигнал готовности READY для тех устройств, которые необходимы для выполнения поставленной задачи.

Блок микропроцессора.

По данным задания курсового проекта блоков микропроцессора должно быть два. Оба блока работают на одинаковой частоте, т.к. используют идентичные сигналы синхронизации. Внутренняя структура блоков и выполняемые ими функции полностью совпадают, поэтому рассмотрим только один микропроцессорный блок.

Микропроцессорный блок является главным элементом МПВК. Он организует работу всего МПВК. Для связи со всеми блоками комплекса микропроцессорный блок использует сигнал READY, который выдается блоком генерации и разрешает микропроцессорному блоку начать работу по решению следующей задачи

Для работы с передачей информации блок микропроцессора выдает сигналы: S0 и S1 для блока генерации, MEMR, MEMW, IOR, IOW для блока сопряжения. Сигнал MEMR показывает, что блоку микропроцессора необходимо прочитать данные из блока памяти и блок сопряжения должен установить связь между этими блоками. Сигнал MEMW показывает, что блоку микропроцессора необходимо занести данные в блок памяти. Сигнал IOR показывает, что блоку микропроцессора необходимо прочитать данные из периферийного устройства и блок сопряжения должен соединить микропроцессорный блок с блоком контроллеров ПУ, через который проходят данные. Сигнал IOW показывает, что блоку необходимо вывести данные на какое-то ПУ.

В блоке есть две шестнадцатиразрядные шины: шина адреса ( ADDRES[0..15] ) и шина данных ( DATA[0..15] ). Это двунаправленные шины, по которым происходит передача адресов и данных во всех направлениях.

Такие сигналы и шины присущи любому компьютеру и являются стандартными.

Для того, чтобы организовать совместную работу двух микропроцессорных блоков в курсовом проекте введен сигнал BUSY. Этот сигнал вырабатывается после анализа текущих задач, которые выполняют блоки, или задач, которые они намерены выполнять.

В многопроцессорном вычислительном комплексе необходимо отследить ситуации, когда происходит одновременное обращение к блоку памяти или когда во время работы с блоком памяти одним блоком происходит обращение к памяти от другого блока. При выявлении таких ситуаций сигналом BUSY, один из микропроцессорных блоков переводится в состояние ожидания.

Блок сопряжения.

Предназначен для подключения микропроцессорных блоков к блоку контроллеров периферийных устройств и к блоку памяти. В блоке сопряжения происходит выяснение к какому ПУ или к какой части модуля памяти необходимо подключиться микропроцессорному блоку и соединение его с данным устройством.

Так же в этом блоке реализован механизм отслеживания исключительных ситуаций и организации работы после них. Блок организует передачу данных и адресов по четырем независимым двунаправленным шинам. Для работы с периферийными устройствами блок получает сигнал INT, который показывает, что какому-то ПУ необходимо прервать работу микропроцессорного блока. Блок сопряжения анализирует этот сигнал и выполняет действия, необходимые для передачи прерывания.

Блок памяти.

По данным задания к курсовому проекту модуль памяти должен содержать ПЗУ на 256 кбайта и ОЗУ на 640 кбайт. Для обращения к ячейкам памяти используется шестнадцатиразрядная шина адреса ADDRES[0..15]. Так как 386 процессор имеет шестнадцатиразрядную шину данных, то и для работы с памятью используется шестнадцатиразрядная шина. Для работы с модулем памяти используется 4 шины, по две на каждый процессорный модуль, так как в курсовом проекте должна быть реализована многовходовая оперативная память. Через блок сопряжения данные передаются в один из процессорных модулей, либо по каналам ПДП на контроллеры ПУ.

Блок контроллеров ПУ.

Включает в себя контроллеры ПУ, которые могут использоваться обоими процессорными модулями.

Связь с процессорами происходит через блок сопряжения по шестнадцатиразрядной шине адреса и восьмиразрядной шине данных. Для прерывания процессоров блоком контроллеров используется сигнал INT. В зависимости от программного обеспечения процессорный блок организует либо программную передачу данных, либо каналы ПДП.

В курсовом проекте рассмотрены только ситуации, которые связаны с передачей данных из процессорных блоков в блок памяти и обратно. Связь между процессорами и контроллерами ПУ и соперничество за них может быть реализовано программно в специализированной операционной системе.

2. Разработка функциональной схемы

Функциональная схема разрабатываемого многопроцессорного комплекса приведена в приложении схема 2.

Рассмотрим структуру данного МПВК на основе блоков, приведенных в структурной схеме.

В блок генератора сигналов включены два одинаковых генератора, по одному для каждого процессора. Генераторами вырабатываются сигналы, на основе которых работает весь МПВК. Генераторы формируют сигналы синхронизирующие работу всех устройств, которые входят в комплекс, включая процессор (CLK); сигналы сброса всех устройств в исходное состояние (RESET); сигналы окончания очередного цикла шины и начала нового цикла (READY). Для генерации сигнала READY используются сигналы: S0,S1; ARDYN,SRDYN (разрешают формирование сигнала READY в соответствии с сигналами ARDY и SRDY соответственно).

Два генератора используются потому, что каждый процессор может выполнять свою функцию и свой цикл шины, так как у каждого есть своя шина.

Блок микропроцессора включает следующие устройства:

микропроцессор с шестнадцатиразрядными шинами данных и адреса, и управляющими сигналами;

шестнадцатиразрядный регистр адреса и шинный формирователь;

шинный контроллер.

Процессор (кроме работы с данными) выполняет следующие функции:

управление контроллером и формирование вместе с ним очередного цикла шины (используются сигналы S0,S1,M/IO,HLDA);

управление работой регистра-защелки адреса (сигналы S0,S1,HLDA);

управление передачей данных (сигнал BHE);

Процессор использует такие входные сигналы как:

CLK , который вырабатывается синхрогенератором;

RESET , сброс в исходное состояние;

READY, организация нового цикла шины;

- BUSY в данном вычислительном комплексе используется в том случае, когда второй процессор работает с памятью, чтобы остановить первый процессор если ему тоже нужна память;

INTR , прерывания процессора;

HOLD, запрос на захват шины.

Шинный контроллер управляет работой системной шины в зависимости от того, кокой цикл нужно выполнить: чтение или запись в память, чтение или запись в порт. Контроллер также управляет передачей данных: разрешением передачи и направлением.

Регистры-защелки адреса используются для того, чтобы выдавать требуемый адрес в течении всего цикла шины.

Шинные формирователи используются для передачи данных в обоих направлениях и выдачи данных в течение всего цикла шины.

Блок сопряжения включает следующие устройства:

две системные шины AT для обоих процессорных модулей;

контроллер ПДП с регистром для формирования шестнадцатиразрядного адреса;

шинные формирователи для передачи данных с системной шины на ПУ и наоборот;

контроллер прерываний.

Две системные шины введены для увеличения быстродействия, чтобы каждый процессор мог обращаться к памяти или к ПУ в любое время.

Контроллер ПДП организует каналы ввода-вывода для передачи данных от ПУ к памяти и наоборот минуя процессор и давая ему возможность заниматься своей задачей.

Контроллер ПДП на время передачи становится “ хозяином ” системной шины. Прямой доступ к памити организуется следующим образом: Устройствами ввода-вывода на системную шину выдаются запросы DREQ, которые принимаются контроллером; контроллером формируется запрос на захват системной шины HRQ; получив сигнал HRQ процессор выдает сигнал HLDA, подтверждающий захват системной шины; контроллером формируется сигнал DACK, сообщающий устройству ввода-вывода о начале обмена данными; контроллер выдает сформированный адрес ячейки памяти, предназначенной для обмена, причем адрес выдается побайтно; формируются сигналы MEMR, MEMW и IOR, IOW, обеспечивающие управление обменом; после окончания цикла ПДП либо повторяется цикл с изменением адреса, либо прекращается обмен и управление шиной возвращается процессору.

Страницы: 1, 2