скачать рефераты

скачать рефераты

 
 
скачать рефераты скачать рефераты

Меню

Автоматизация измерений, контроля и испытаний скачать рефераты

p align="left">· полусумматоры, характеризующиеся наличием двух входов, на которые подаются одноимённые разряды двух чисел, и двух выходов: на одном реализуется арифметическая сумма в данном разряде, а на другом -- перенос в следующий (более старший разряд);

· полные одноразрядные двоичные сумматоры, характеризующиеся наличием трёх входов, на которые подаются одноимённые разряды двух складываемых чисел и перенос из предыдущего (более младшего) разряда, и двумя выходами: на одном реализуется арифметическая сумма в данном разряде, а на другом -- перенос в следующий (более старший разряд).

По способу представления и обработки складываемых чисел многоразрядные сумматоры подразделяются на:

· последовательные, в которых обработка чисел ведётся поочерёдно, разряд за разрядом на одном и том же оборудовании;

· параллельные, в которых слагаемые складываются одновременно по всем разрядам, и для каждого разряда имеется своё оборудование.

Параллельный сумматор в простейшем случае представляет собой n одноразрядных сумматоров, последовательно (от младших разрядов к старшим) соединённых цепями переноса. Однако такая схема сумматора характеризуется сравнительно невысоким быстродействием, так как формирование сигналов суммы и переноса в каждом i-ом разряде производится лишь после того, как поступит сигнал переноса с (i-1)-го разряда. Таким образом, быстродействие сумматора определяется временем распространения сигнала по цепи переноса. Уменьшение этого времени -- основная задача при построении параллельных сумматоров.

Для уменьшения времени распространения сигнала переноса применяют: конструктивные решения, когда используют в цепи переноса наиболее быстродействующие элементы; тщательно выполняют монтаж без длинных проводников и паразитных ёмкостных составляющих нагрузки и (наиболее часто) структурные методы ускорения прохождения сигнала переноса.

По способу организации межразрядных переносов параллельные сумматоры, реализующие структурные методы, делят на сумматоры:

· с последовательным переносом;

· с параллельным переносом;

· с групповой структурой;

· со специальной организацией цепей переноса.

Среди сумматоров со специальной организацией цепей переноса можно указать:

· сумматоры со сквозным переносом, в которых между входом и выходом переноса одноразрядного сумматора оказывается наименьшее число логических уровней;

· сумматоры с двухпроводной передачей сигналов переноса;

· сумматоры с условным переносом (вариант сумматора с групповой структурой, позволяющий уменьшить время суммирования в 2 раза при увеличении оборудования в 1,5 раза);

· асинхронные сумматоры, вырабатывающие признак завершения операции суммирования, при этом среднее время суммирования уменьшается, поскольку оно существенно меньше максимального.

Сумматоры, которые имеют постоянное время, отводимое для суммирования, независимое от значений слагаемых, называют синхронными.

По способу выполнения операции сложения и возможности сохранения результата сложения можно выделить три основных вида сумматоров:

· комбинационный, выполняющий микрооперацию “S = A плюс B”, в котором результат выдаётся по мере его образования (это комбинационная схема в общепринятом смысле слова);

· сумматор с сохранением результата “S = A плюс B”;

· накапливающий, выполняющий микрооперацию “S = S плюс B”.

Последние две структуры строятся либо на счётных триггерах (сейчас практически не используются), либо по структуре “комбинационный сумматор - регистр хранения” (сейчас наиболее употребляемая схема).

Важнейшими параметрами сумматоров являются:

· разрядность;

· статические параметры: Uвх, Uвх, Iвх и так далее, то есть обычные параметры интегральных схем;

· динамические параметры. Сумматоры характеризуются четырьмя задержками распространения:

· от подачи входного переноса до установления всех выходов суммы при постоянном уровне на всех входах слагаемых;

· от одновременной подачи всех слагаемых до установления всех выходов суммы при постоянном уровне на входе переноса;

· от подачи входного переноса до установления выходного переноса при постоянном уровне на входах слагаемых;

· от подачи всех слагаемых до установления выходного переноса при постоянном уровне на входах слагаемых.

Четвертьсумматор

Простейшим двоичным суммирующим элементом является четвертьсумматор. Происхождение названия этого элемента следует из того, что он имеет в два раза меньше выходов и в два раза меньше строк в таблице истинности по сравнению с полным двоичным одноразрядным сумматором. Наиболее известны для данной схемы названия: элемент “сумма по модулю 2” и элемент “исключающее ИЛИ”. Схема (рис. 4) имеет два входа а и b для двух слагаемых и один выход S для суммы. Работу её отражает таблица истинности 1 (табл. 2), а соответствующее уравнение имеет вид

(5)

Рис. 4

Таблица 2

a

b

S

0

0

0

0

1

1

1

0

1

1

1

0

Данный элемент выпускается в виде интегральных схем (ИС) типа ЛП5 (серии 133, 155, 530, 531, 533, 555, 1531, 1533); ЛП12 (555); ЛП107 (100, 500, 1500); ЛП2 (561, 564); ЛП14 (1561) и т. п.

Реализуем четвертьсумматор в базисах И-НЕ, ИЛИ-НЕ и с использованием только одного инвертора, для чего преобразуем уравнение (5):

(6)

(7)

(8)

Схемы, полученные по уравнениям (6)-(8), приведены на рис. 5.

Рис. 5

Полусумматор (рис. 6) имеет два входа a и b для двух слагаемых и два выхода: S -- сумма, P -- перенос. Обозначением полусумматора служат буквы HS (half sum -- полусумма). Работу его отражает таблица истинности 2 (табл. 3), а соответствующие уравнения имеют вид:

(9)

Рис. 6

Таблица 3

a

b

P

S

0

0

0

0

0

1

0

1

1

0

0

1

1

1

1

0

Из уравнений (9) следует, что для реализации полусумматора требуется один элемент “исключающее ИЛИ” и один двухвходовый вентиль И (рис. б).

Полный одноразрядный двоичный сумматор

Он (рис. 7) имеет три входа: a, b -- для двух слагаемых и p -- для переноса из предыдущего (более младшего) разряда и два выхода: S -- сумма, P -- перенос в следующий (более старший) разряд. Обозначением полного двоичного сумматора служат буквы SM. Работу его отражает таблица истинности 3 (табл. 4).

Рис. 7

Таблица 4

№ наб.

a

b

p

P

S

0

0

0

0

0

0

1

0

0

1

0

1

2

0

1

0

0

1

3

0

1

1

1

0

4

1

0

0

0

1

5

1

0

1

1

0

6

1

1

0

1

0

7

1

1

1

1

1

Уравнения, описывающие работу полного двоичного сумматора, представленные в совершенной дизъюнктивной нормальной форме (СДНФ), имеют вид:

(10)

Уравнение для переноса может быть минимизировано:

P = ab + ap + bp. (11)

При практическом проектировании сумматора уравнения (10) и (11) могут быть преобразованы к виду, удобному для реализации на заданных логических элементах с некоторыми ограничениями (по числу логических входов и др.) и удовлетворяющему предъявляемым к сумматору требованиям по быстродействию.

Например, преобразуем уравнения (10) следующим образом:

(12)

Из выражений (12) следует, что полный двоичный сумматор может быть реализован на двух полусумматорах и одном двухвходовом элементе ИЛИ. Соответствующая схема приведена на рис. 8.

Рис. 8

Из выражения (12) для S также следует: S = a ? b ? p. (13)

Примечание. Так как операция Е в выражении (13) коммутативна (переменные можно менять местами), то следует, что три входа полного двоичного сумматора абсолютно равноправны и на любой из них можно подавать любую входную переменную. Это полезно помнить, разводя печатные платы, на которых установлены ИС сумматоров.

К настоящему времени разработано большое число схем сумматоров. Доказано (нашим отечественным ученым Вайнштейном), что при использовании только одного инвертора нельзя реализовать полный двоичный сумматор со сложностью Pкв < 16, а при двух инверторах -- Pкв < 14, где Pкв -- вес по Квайну, используемый как оценка сложности любых комбинационных схем. Pкв -- это общее число всех входов всех логических элементов схемы без учёта инверторов.

Регистры

Регистр - последовательное логическое устройство, используемое для хранения n-разрядных двоичных чисел и выполнения преобразований над ними.

Регистр представляет собой упорядоченную последовательность триггеров, число которых соответствует числу разрядов в слове. С каждым регистром обычно связано комбинационное цифровое устройство, с помощью которого обеспечивается выполнение некоторых операций над словами. Фактически любое цифровое устройство можно представить в виде совокупности регистров, соединенных друг с другом при помощи комбинационных цифровых устройств.

Регистры классифицируются по следующим видам:

1. Параллельные или накопительные (регистры памяти, хранения);

2. Последовательные или сдвигающие.

В свою очередь сдвигающие регистры делятся:

· по способу ввода-вывода информация: параллельные; последовательные; комбинированные;

· по направлению передачи информации: однонаправленные; реверсивные.

Типичными являются следующие операции:

· прием слова в регистр;

· передача слова из регистра;

· поразрядные логические операции;

· сдвиг слова влево или вправо на заданное число разрядов;

· преобразование последовательного кода слова в параллельный и обратно;

· установка регистра в начальное состояние (сброс)

Элементарной ячейкой электронной памяти является триггер, способный сохранять 1 бит записанной в нем информации. Регистром называется устройство из триггеров, предназначенное для записи, хранения и выдачи информации. Каждый разряд двоичного числа записывается в своем триггере, поэтому число триггеров в регистре определяет разрядность записываемого числа. Наиболее распространенным видом регистров являются регистры сдвига.

Регистры сдвига.

Регистром сдвига называют цифровую схему, состоящую из последовательно включенных триггеров, содержимое которых можно сдвигать на один разряд влево или вправо подачей тактовых импульсов. Регистры сдвига широко применяются в цифровой вычислительной технике для преобразования последовательного кода в параллельный или параллельного в последовательный, а также при построении арифметико-логических устройств. Составляется регистр сдвига из соединенных последовательно триггеров, в которые записываются разряды обрабатываемого кода. При наличии разрешающих сигналов импульс, приходящий на тактовый вход регистра, вызывает перемещение записанной информации на один разряд влево или вправо. На рис. 9 приведена структурная схема регистра сдвига на синхронных JK-триггерах.

Рис. 9 Регистр сдвига на JK - триггерах.

Рассмотрим действие регистра при записи в него числа 0011, начиная с правого - младшего - разряда. До записи числа все триггеры устанавливают в нулевое состояние. Затем на вход схемы подается серия импульсов, соответствующая записываемому числу, а на вход С подаются тактовые импульсы. Сначала на вход поступает импульс, соответствующий первому из записываемых разрядов. В конце тактового импульса он дает Q3 = 1 на выходе левого триггера. В конце следующего тактового импульса информационный импульс продвигается на выход следующего триггера и т. д. Одновременно продвигаются вправо и другие цифры записываемого числа. После прихода четырех тактовых импульсов все число оказывается записанным в четырех триггерах, причем старший разряд числа записи в левом триггере, а младший - в правом. Чтобы записанная информация сохранилась, дальнейший сдвиг прекращается. Это осуществляется прекращением подачи тактовых импульсов. Описанный регистр называется регистром сдвига с последовательным приемом информации. Выдача информации у него может быть как параллельной, так и последовательной. При параллельной выдаче информация снимается одновременно с выходов всех триггеров. Последовательная выдача осуществляется с выхода Q0 при последующих тактовых импульсах. Параллельный прием информации может быть осуществлен подачей ее на выводы предустановки. Мы рассмотрели работу простейшего регистра, осуществляющего сдвиг в одну сторону. Существуют реверсивные регистры сдвига, переключаемые на сдвиг вправо и влево. Если 0 и 1 в регистре трактовать как двоичную запись числа, то сдвиг в одну сторону соответствует делению на 2, а в другую - умножению на 2. Как известно, умножение двух десятичных чисел "столбиком" соответствует сложению частных произведений, сдвинутых поразрядно влево. Аналогично столбиком перемножаются и двоичные числа, но эта операция выполняется проще, так как частные произведения получаются умножением единиц и нулей умножаемого числа на единицы и нули множителя. Следовательно, умножение сводится к операции сложения сдвинутых поразрядно двоичных чисел. Аналогично осуществляется и деление двоичных чисел.

Регистр К155ИР1

Схемотехнику регистров сдвига рассмотрим на примере регистра К155ИР1, упрощенная функциональная схема и условное обозначение которого показано на рис. 10.

Рис. 10. Схема и обозначение регистра сдвига К155ИР1.

Этот регистр содержит четыре тактируемых фронтом D-триггера, соединенных последовательно с помощью ячеек И-ИЛИ. Если на вход V (вывод 6) регистра подан потенциал "нуль", то выход каждого предыдущего триггера оказывается соединенным через ячейку И-ИЛИ со входом D последующего. При этом импульсы, приходящие на тактовый вход C2, будут каждый раз устанавливать последующий триггер в состояние, в котором до этого находился предыдущий. Таким образом осуществляется сдвиг информации вправо. Вход I регистра, связанный со входом D первого триггера, служит для приема информации в виде последовательного кода. С каждым тактовым импульсом на этот вход должен подаваться код нового разряда входной информации. После приема четырех разрядов последовательного кода соответствующий параллельный код может быть получен с выходов триггеров Q1-Q4. Запись параллельного кода в регистр идет по входам D1-D4 при подаче потенциала "I" на вход V и тактового импульса на вход C1. Устанавливая затем V=0 и подавая тактовые импульсы на вход С2, мы обеспечим сдвиг записанного кода. При этом с выхода Q4 последнего триггера снимается последовательный выходной код. Иногда требуется производить в регистре сдвиг информации как вправо, так и влево. В рассматриваемом устройстве такая возможность появляется, если попарно соединить выводы Q4 и D3, Q3 и D2, Q2 и D1. Вход V в этом случае будет играть роль переключателя направления сдвига: если V=1, то тактовые импульсы С1 сдвигают информацию влево, а вход D4 служит для приема последовательного кода; если же V=0, то, как указывалось выше, импульсы С2 будут сдвигать информацию вправо.

Мультиплексор

Мультиплексор -- комбинационное устройство, обеспечивающее передачу в желаемом порядке цифровой информации, поступающей по нескольким входам на один выход.

Страницы: 1, 2, 3, 4, 5, 6, 7